今天可以說是慘烈的一天啊~由於周二要交VHDL作業,有鑑於上周的經驗,周一下午開始做是來不及的~所以今回提早在周日開工.
今天可以說是非常慘,有個地方卡點卡很嚴重(那快叫GM啊XD),就是有個地方是向量(std_logic_vector)相加,但是模擬時那行就是會出現錯誤.後來小宗宗查Google發現有人說要先用把兩個數字轉成unsigned後再轉成std_logic_vector,不過小宗宗複製貼上模擬時卻出現更多錯誤.繼續翻Google後發現眾說紛紜,也有人說要用conv_std_logic_vector轉,也有人說要先轉成別的類型.看得小宗宗頭越來越痛XD查書查半天也沒結果~最後只好全部亂試亂搞,先從不相加只轉換類型開始測試.沒問題後才開始相加,但是+號一進去馬上出錯誤.看到模擬時一堆紅字出現真是很想翻鍵盤(桌子太重翻不動XD)
最後經過重重測試後,終於在快五點(am)時左右試出來了.然後六點就把兩組程式寫完….結果最後呢~~~啥也沒加,std_logic_vector,unsigned通通都沒加,一切回到原點就過了.那為何之前會出現很多錯誤呢???一切是永遠解不開的謎….
(做白工浪費了超過4小時卡在同一點,好想寫一個慘字啊T_T)
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